Pcb

Enric Herrero Abellanas

Recerca

IBM Power5

Arquitectura de Computadors

Actualment estic realitzant el programa de doctorat d'Arquitectura i Tecnologia de computadors al grup de recerca ARCO (UPC i Intel Barcelona Research Center). La meva investigació es centra en la optimització de la microarquitectura de sistemes multiprocessador. Concretament, en la millora del rendiment i consum de la jerarquia de memòria. Els meus directors són en Ramon Canal i en José González.

Durant la segona meitat del 2009 vaig realitzar una estada breu de col·laboració amb el Professor Dean Tullsen a la Universitat de Califòrnia a San Diego (UCSD)

Publicacions

Conferències

E. Herrero, J. González i R. Canal. Elastic Cooperative Caching: An Autonomous Dynamically Adaptive Memory Hierarchy for Chip Multiprocessors. A la 37th International Symposium on Computer Architecture (ISCA'10), Juny 2010.

E. Herrero, J. González i R. Canal. Distributed Cooperative Caching. A la 17a International Conference on Parallel Architectures and Compilation Techniques (PACT'08), Octubre 2008.

E. Herrero, J. González i R. Canal. A scalable and power efficient memory hierarchy. A la Intel European Research and Innovation Conference, Septembre 2008. (Poster).

Technical Reports

E. Herrero, J. González i R. Canal. Architectural Level Power Simulator of the Memory Hierarchy of Chip Multiprocessors. UPC Technical Report UPC-DAC-RR-ARCO-2008-3, Gener 2008..

E. Herrero, M.A. Tirado i M. Brorsson. Scalability of a Directory Cache based Memory Management Protocol in Mesh CMPs. KTH Technical Report ICT/ECS-2006-100, Agost 2006.

Valid XHTML 1.0 Transitional | Estadístiques | Adreça de contacte | ©2010 Enric Herrero Abellanas